错误提示：Error(12007): Top-level design entity CNT4b is undefined可能是以下哪种错误；_精华吧

错误提示：Error(12007): Top-level design entity CNT4b is undefined可能是以下哪种错误；

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错误提示：Error(12007): Top-level design entity CNT4b is undefined可能是以下哪种错误；

A.变量类型定义错误

B.变量CNT4b未定义

C.未设置顶层实体

D.顶层实体模块未定义

正确答案：顶层实体模块未定义

Tag：EDA技术与Verilog 实体变量时间：2022-01-19 15:00:35

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1.同步复位是指复位信号独立于时钟信号
2.异步复位是指复位信号依赖于时钟信号
3.module SHIF4(DIN,CLK,RST,DOUT);input CLK,DIN,RST; output DOUT;reg [3:0] SHFT;always@(posedge CLK or posedge RST)if(RST)SHFT=4'B0;else begin SHFT=(SHFT1);SHFT[3]=DIN;endassign DOUT=SHFT[0];endmodule该程序实现的功能是：
4.module SHFT1(CLK,LOAD,DIN,QB);　 output QB;　input CLK,LOAD;　 input[7:0] DIN; reg[7:0]　REG8;　 always @(posedge CLK)if(LOAD)REG8=DIN ;（）else REG8[6:0]=REG8[7:1];　 assign QB = REG8[0] ;　 endmodule该程序实现的功能为：
5.下列哪些是正确的：
6.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end　else if(LD)begin Q1=D; FULL=1; end　else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4&#
7.module CNT4(CLK,Q);（）output [3:0] Q;　input　CLK;reg（）Q1 ;（）always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1;（）endmodule空格处应该填入：
8.含清0控制的锁存器module LATCH3(CLK,D,Q,RST);output Q;input CLK,D,RST;（）Q;always@(D or CLK or RST)if(!RST)Q=0;else if(CLK)Q=D;endmodule空格处应该填入：
9.含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q=（）?0:D;endmodule空格处应该填入：
10.module SHFT1(CLK,LOAD,DIN,QB);　 output QB;　input CLK,LOAD;　 input[7:0] DIN; reg[7:0]　REG8;　 always @(posedge CLK)if(LOAD)REG8=DIN ;（）else（）=REG8[7:1];　 assign QB = REG8[0] ;　 endmodule空格处应该填入：