下列代码含义为(),“input clk /*synthesis chip()pin= “G21””
下列代码含义为(),“input clk /*synthesis chip()pin= “G21””
A.定义变量clk
B.设置时钟变量
C.将时钟信号的引脚锁定到G21
D.同步clk引脚到G21
正确答案:将时钟信号的引脚锁定到G21
Tag:EDA技术与Verilog 时钟 变量
时间:2022-01-19 15:00:35