module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end　else if(LD)begin Q1=D; FULL=1; end　else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4&#

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module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end　else if(LD)begin Q1=D; FULL=1; end　else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：

A.同步加载计数器

B.异步加载计数器

C.同步清零加载计数器

D.异步清零加载计数器

正确答案：同步加载计数器

Tag：EDA技术与Verilog 计数器加载时间：2022-01-19 15:00:25

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module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end else if(LD)begin Q1=D; FULL=1; end else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4&#

module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end　else if(LD)begin Q1=D; FULL=1; end　else begin Q1=Q1+1; FULL=0; endassign LD=(Q1==4&#