module CNT4(CLK,Q);（）output [3:0] Q; input CLK;reg（）Q1 ;（）always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1;（）endmodule空格处应该填入：
module CNT4(CLK,Q);（）output [3:0] Q; input CLK;reg（）Q1 ;（）always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1;（）endmodule空格处应该填入：
A.reg
B.CLK
C.Q1
D.[3:0]
正确答案：[3:0]
Tag：EDA技术与Verilog 空格
时间：2022-01-19 15:00:24
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