module EXAPL(R);parameter S=4;output [2*S:1] R;integer A;reg [2*S:1] R;always@(A)beginR=A;endendmoduleR经过A赋值后是多少位的：_精华吧

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A.32

B.16

C.8

D.4

正确答案：8

Tag：EDA技术与Verilog 赋值时间：2022-01-19 15:00:11

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