module CNT4(CLK,Q);（）output [3:0] Q;　input　CLK;reg [3:0] Q ;always @(posedge（）)Q = Q+1 ; endmodule_精华吧

module CNT4(CLK,Q);（）output [3:0] Q;　input　CLK;reg [3:0] Q ;always @(posedge（）)Q = Q+1 ; endmodule

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module CNT4(CLK,Q);（）output [3:0] Q;　input　CLK;reg [3:0] Q ;always @(posedge（）)Q = Q+1 ; endmodule

A.CLK

B.output

C.[3:0]

D.Q

正确答案：CLK

Tag：EDA技术与Verilog 时间：2022-01-19 15:00:22

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