含清0控制的锁存器module LATCH2(CLK,D,Q,RST);output Q;input CLK,D,RST;assign Q=(!RST)?（）:(CLK?D.Q);endmodule空格处应该填入：
含清0控制的锁存器module LATCH2(CLK,D,Q,RST);output Q;input CLK,D,RST;assign Q=(!RST)?（）:(CLK?D.Q);endmodule空格处应该填入：
A.CLK
B.D
C.Q
D.0
正确答案：0
Tag：EDA技术与Verilog 空格
时间：2022-01-19 15:00:21
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