将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？_精华吧

将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？

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将256个正弦信号数据写入rom模块后，应设计一个几位的二进制计数器，来实现存储器的寻址？

A.7

B.8

C.9

D.256

正确答案：8

Tag：EDA技术与Verilog 正弦存储器时间：2022-01-19 15:00:54

相关答案

1.高阻态Z可以在电路模块中被信号所传递。
2.module triBUS4(IN3,IN2,IN1,IN0,ENA,DOUT);　input[3:0] IN3,IN2,IN1,IN0 ;　input[1:0]　ENA;　output[3:0] DOUT; reg[3:0]DOUT;　always @(ENA, IN0)if(ENA==2'b00)DOUT=IN0;（）else　DOUT=4'hz;　always @(ENA, IN1)if(ENA==2'b01)DOUT=IN1;（）else　DOUT=4'hz;　al
3.Verilog默认，else与最近的没有else的if相关联。
4.不完整的条件语句的描述，是Verilog描述时序电路的途径之一。
5.Y1 = A^D;Y2 = ；6　A　E | C;这两句语句的执行过程是，在第一条语句“Y1 = A^D;”被执行后，要延时6个时间单位才能执行第二条语句。
6.对于阻塞式赋值，执行过程分为（1）计算出“驱动表达式”的值；（2）向目标变量进行赋值操作；（3）完成赋值，这三个步骤不是一步完成的。
7.module andd(A,B,Q);　output Q; input A,B;　reg Q;　always @(A,B)if(A==0)begin if(B==0)Q=0;　end　else　Q=1;endmodule其中，else　 Q=1;与哪句语句对应：
8.module andd(A,B,Q);　output Q ;　input A,B;　 reg Q;　always @(A,B)if(A==0)if(B==0)Q=0;　else　 Q=1;endmodule其中，else　 Q=1;与哪句语句对应：
9.beginY1 = ；5 A^B;Y2 = ；4 A|B;Y3 = ；8 AB;end以上语句共耗时多少个时间单位：
10.always @(A,B)beginM1 = A ;（）M2 = BM1;（）Q = M1|M2; end　当A和B同时从0变为1后，M1,M2与Q分别为多少：

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