module andd(A,B,Q);　output Q; input A,B;　reg Q;　always @(A,B)if(A==0)begin if(B==0)Q=0;　end　else　Q=1;endmodule其中，else　 Q=1;与哪句语句对应：_精华吧

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module andd(A,B,Q);　output Q; input A,B;　reg Q;　always @(A,B)if(A==0)begin if(B==0)Q=0;　end　else　Q=1;endmodule其中，else　 Q=1;与哪句语句对应：

A.always @(A,B)

B.if(A==0)

C.if(B==0)Q=0;

D.endmodule

正确答案：if(A==0)

Tag：EDA技术与Verilog 语句时间：2022-01-19 15:00:50

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