module andd(A,B,Q);　output Q ;　input A,B;　 reg Q;　always @(A,B)if(A==0)if(B==0)Q=0;　else　 Q=1;endmodule其中，else　 Q=1;与哪句语句对应：_精华吧

module andd(A,B,Q);　output Q ;　input A,B;　 reg Q;　always @(A,B)if(A==0)if(B==0)Q=0;　else　 Q=1;endmodule其中，else　 Q=1;与哪句语句对应：

精华吧→答案→慕课→未分类

module andd(A,B,Q);　output Q ;　input A,B;　 reg Q;　always @(A,B)if(A==0)if(B==0)Q=0;　else　 Q=1;endmodule其中，else　 Q=1;与哪句语句对应：

A.always @(A,B)

B.if(A==0)

C.if(B==0)Q=0;

D.endmodule

正确答案：if(B==0)Q=0;

Tag：EDA技术与Verilog 语句时间：2022-01-19 15:00:49

上一篇：beginY1 = ；5 A^B;Y2 = ；4 A|B;Y3 = ；8 AB;end以上语句共耗时多少个时间单位：
下一篇：module andd(A,B,Q);　output Q; input A,B;　reg Q;　always @(A,B)if(A==0)begin if(B==0)Q=0;　end　else　Q=1;endmodule其中，else　 Q=1;与哪句语句对应：

相关答案

热门答案