首页
异步时序逻辑电路的分析方法和同步时序逻辑电路的分析方法完全相同。
精华吧
→
答案
→
慕课
→
未分类
异步时序逻辑电路的分析方法和同步时序逻辑电路的分析方法完全相同。
A.正确
B.错误
正确答案：错误
Tag：
数字电子技术
时序
电路
时间：2022-01-29 20:32:23
上一篇：
双向移位寄存器也即可以同时执行左移和右移功能。
下一篇：
十进制计数器只有8421BCD码一种编码方式。
相关答案
1.
由于每个触发器有两个稳定状态，因此，存放8位二进制数时需要4个触发器。
2.
时序逻辑电路由触发器和组合逻辑电路组成。
3.
在由双向移位寄存器74LS194组成的扭环形计数器中，若4位（1~4）移位寄存器的第3个输出端通过非门加到串行数码输入端上，则可构成（）分频电路。
4.
时序逻辑电路中,（）是必不可少的.
5.
由4个触发器构成的计数器,状态利用率最高的是（）。
6.
利用集成计数器的异步清零功能构成N进制计数器时,写二进制代码的数是（）。
7.
利用集成计数器的同步置数功能构成N进制计数器时,写二进制代码的数是（）。
8.
一个三进制计数器和一个八进制计数器串接起来后的最大计数值是（）。
9.
边沿JK触发器在输入J=1,K=1时，时钟脉冲的频率为64kHz，则输出Q端的脉冲频率为32kHz。
10.
边沿JK触发器在CP=1期间，J、K端输入信号变化时，对输出Q端状态没有影响。
热门答案
1.
同步JK触发器在CP=1期间，J、K端输入信号发生变化时，输出端Q的状态像应发生变化。
2.
同步D触发器在CP=1期间，D端输入信号变化时，对输出端Q的状态没有影响。
3.
边沿触发器只能用（）
4.
下降沿触发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1，K=0，而在CP下降沿到来后变为J=0，K=1，则触发器的状态为（）
5.
维持阻塞D触发器在时钟脉冲CP上升沿到来前D=1，而在CP上升沿到来后D变为0，则触发器状态为（）
6.
在下列触发器中没有约束条件的是（）
7.
全加器有（）个输出。（填阿拉伯数字）
8.
译码与（）是互逆的过程。
9.
共阳接法的发光二极管数码显示器需选用有效输出为（）电平的七段显示译码器来驱动。（填高或低）
10.
共阴接法发光二极管数码显示器需选用有效输出为低电平的七段显示译码器来驱动。