有如下一个描述电路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begin（）tmp1=ab;（）tmp2=c|d;（）y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果这个时候发生变化a=1，请推算变化稳定后的tmp和tmp2，y的值是_精华吧

有如下一个描述电路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begin（）tmp1=ab;（）tmp2=c|d;（）y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果这个时候发生变化a=1，请推算变化稳定后的tmp和tmp2，y的值是

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有如下一个描述电路的verilogHDL程序段always@(aorborcordortmp1ortmp2)begin（）tmp1=ab;（）tmp2=c|d;（）y=tmp1|tmp2;end初始值a=0，b=1，c=0，d=0，tmp1=0，tmp2=0，y=0如果这个时候发生变化a=1，请推算变化稳定后的tmp和tmp2，y的值是

A.0,0,0

B.1,0,0

C.1,0,1

D.1,1,0

E.1,1,1

F.0,1,0

正确答案：1,0,1

Tag：电子线路设计测试与实验电路发生时间：2022-01-16 21:50:17

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