Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是？
Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是？
A.z和x
B.z和Z
C.x和X
D.x和z
E.x和y
F.y和Y
正确答案：x和z
Tag：电子线路设计测试与实验 语法 符号
时间：2022-01-16 21:50:14