verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是？
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verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是？

A.assigna=b

B.assignb=a

C.assigna=b&c

D.assigna=b^c^d

E.b<=a

F.b<=a&c

正确答案：assignb=a

Tag：电子线路设计测试与实验 信号 变量 时间：2022-01-16 21:50:14

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