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initial语句没有触发条件，只执行一次；always语句也没有触发条件，但可以执行无限次。
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initial语句没有触发条件，只执行一次；always语句也没有触发条件，但可以执行无限次。
A.正确
B.错误
正确答案：错误
Tag：
数字电子技术基础
语句
条件
时间：2022-01-02 21:46:21
上一篇：
非阻塞赋值语句“=”，常用于时序逻辑电路的设计，在一个块语句内，采用非阻塞赋值语句的变量只有在块内的语句全都执行完毕后才被赋予新的数值，此前都保持原来的值。
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always语句可以看成一无限循环语句。
相关答案
1.
在一个块语句中，如果有多条阻塞赋值语句，在前面的赋值语句没有完成之前，后面的语句就不能被执行，就像被阻塞了一样，因此称为阻塞赋值方式。
2.
VerilogHDL语言中，阻塞赋值的符号为()。
3.
条件语句有两种：If-else语句和case语句，关于二者的区别下面描述不正确的是（）。
4.
If-else条件语句：if（表达式）语句1；其中表达式就是条件，表达式可以有多种表达形式，但下面（）不可以。
5.
下面for循环语句：for(i=0;i=6;i=i+1)s=s+1；循环执行次数为（）。
6.
always语句的敏感信号表达式又称事件表达式或敏感表，关于敏感信号表达式下面描述中错误的是。
7.
always语句必须使用敏感信号表达式。
8.
在always块语句中被赋值的变量只能是register型变量。
9.
VerilogHDL中进行行为描述，必须要用到always语句。
10.
定义：reg[2:0]sum;则If(sum[2:0]=3’d4)和If(sum[2])这两个语句的作用一样。
热门答案
1.
always@(sel[1:0]oraorb)case(sel[1:0])2’b00:q=a；2’b11:q=b；（）endcase这个程序中用到case语句，为把表达式sel的所有取值都列出来，请用一句将case语句补充完整（）。
2.
定义一线型向量rega，4位，下面（）种是正确的。
3.
always@(alord)beginif(al)q=d；end程序中如果al=1，q=d;如果al=0，q=（）。
4.
moduleF_ADDER(ain,bin,cin,cout,sum);inputain,bin,cin;outputcout,sum;wirenet1,net2,net3；h_adderU1（ain,bin,net1,net2）;h_adderU2（.A(net1),.SO(sum),.B(cin),.CO(net3)）;orU3（cout,net2,net3）;endmodule请问该程序使用的是哪种描述方式（）。
5.
分析VerilogHDL程序：if(a)out1=int1;elseout1=int2;当a=（）执行out1=int1。
6.
位运算符与缩减运算符的运算符号一样，区别是位运算符是单目运算符，缩减运算符是双目运算符。
7.
wire型变量与reg型变量的区别是：wire型变量不具有记忆存储功能，就相当于实际电路中的一根连线。
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在verilogHDL语言中，有两种注释。一种是符号//后面是多行注释;另一种从/*开始，到*\结束是单行注释。
9.
VerilogHDL中的关键字或保留字是必须用大写字母定义。
10.
每个VerfilogHDL源文件中只准编写一个顶层模块，以module开始，以endmodule结束。