always语句必须使用敏感信号表达式。
always语句必须使用敏感信号表达式。
A.正确
B.错误
正确答案：正确
- 1.VerilogHDL中进行行为描述，必须要用到always语句。
- 2.定义：reg[2:0]sum;则If(sum[2:0]=3’d4)和If(sum[2])这两个语句的作用一样。
- 3.always@(sel[1:0]oraorb)case(sel[1:0])2’b00:q=a；2’b11:q=b；（）endcase这个程序中用到case语句，为把表达式sel的所有取值都列出来，请用一句将case语句补充完整（）。
- 4.定义一线型向量rega，4位，下面（）种是正确的。
- 5.always@(alord)beginif(al)q=d；end程序中如果al=1，q=d;如果al=0，q=（）。
- 6.moduleF_ADDER(ain,bin,cin,cout,sum);inputain,bin,cin;outputcout,sum;wirenet1,net2,net3；h_adderU1（ain,bin,net1,net2）;h_adderU2（.A(net1),.SO(sum),.B(cin),.CO(net3)）;orU3（cout,net2,net3）;endmodule请问该程序使用的是哪种描述方式（）。
- 7.分析VerilogHDL程序：if(a)out1=int1;elseout1=int2;当a=（）执行out1=int1。
- 8.位运算符与缩减运算符的运算符号一样，区别是位运算符是单目运算符，缩减运算符是双目运算符。
- 9.wire型变量与reg型变量的区别是：wire型变量不具有记忆存储功能，就相当于实际电路中的一根连线。
- 10.在verilogHDL语言中，有两种注释。一种是符号//后面是多行注释;另一种从/*开始，到*\结束是单行注释。