在VerilogHDL中，可以用语句（）表示时钟clock的下降沿
精华吧→答案→超星尔雅学习通未分类

在VerilogHDL中，可以用语句（）表示时钟clock的下降沿

A.clock’EVENTANDclock=’1’

B.clock’EVENTANDclock==’0’

C.posedgeclock

D.negedgeclock

正确答案：D

Tag：时钟 语句 时间：2022-04-06 22:12:26

相关答案

热门答案