对于类NMOS逻辑电路，若要获得较小的输出低电平，可以通过增大PMOS管的导电因子，这样会造成什么影响？
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对于类NMOS逻辑电路，若要获得较小的输出低电平，可以通过增大PMOS管的导电因子，这样会造成什么影响？

A、增大电路的上升时间

B、减小电路的上升时间

C、增大电路的下降时间

D、减小电路的下降时间

正确答案：增大电路的上升时间

Tag：电路 时间 因子 时间：2024-05-24 16:03:49

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