一个SystemVerilog测试程序需要包含几个要素（）。
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一个SystemVerilog测试程序需要包含几个要素（）。

A.待测模块

B.时钟信号

C.激励信号

D.输出响应

正确答案：待测模块；激励信号；输出响应

Tag：计算机组成原理 信号 模块 时间：2024-01-10 11:08:58

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