同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。（）_精华吧

同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。（）

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同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。（）

A.正确

B.错误

正确答案：B

Tag：状态时序电路时间：2023-10-30 10:33:05

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