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组合逻辑电路中的险象是由于（）引起的
A.电路未达到最简
B.电路有多个输出
C.电路中的时延
D.逻辑门类型不同
正确答案：C
Tag：
电路
险象
逻辑
时间：2023-10-29 21:32:20
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