Verilog程序中设计源文件的后缀名是？
Verilog程序中设计源文件的后缀名是？
A..xdc
B...sim
C..bit
D..v
正确答案：.v
Tag：电子技术应用实验2数字电路综合实验 源文件 后缀名
时间：2022-01-16 21:00:21
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